Via auf doppelseitiger Platine

Das ist aber blöd.

Auf Top möchte ich kein Via haben, nur auf dem Bottom-Layer.

Wäre gut, wenn man die Funktion entsprechend ausbauen würde:

Ist eine Leiterbahn angeschlossen, wird der Via dargestellt.

Ist keine Leiterbahn vorhanden, gibt es entsprechend auch kein Via.

Welche alternative Möglichkeit gibt es, ein Via nur auf einer Seite

darzustellen?

Der Via hat einen äußeren Durchmesser von 6mm (passend für die Montage

auf einem metallischen Abstandsbolzen M3 (SW 5,5)). Der Abstand zu den

angrenzenden Polygonen beträgt 0,82mm. Würde der Via auf dem Top-Layer

nicht dargestellt werden, könnte ich ca. 6mm² (knapp 7%) verschenkte

Fläche pro Polygon wieder reinholen.

begin 644 via_problem.png

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Am 15.01.2011 23:47, schrieb Achim Hingst:

Das ist aber blöd.

Auf Top möchte ich kein Via haben, nur auf dem Bottom-Layer.

Ein 'Via' ist per DEFINITION eine Durchkontaktierung und MUSS daher auf

Bottom UND Top vorhanden sein (zumindest bei doppelseitigen Platinen).

Wenn keine Durchkontaktierung gewuenscht ist, ist ein Via nicht die

richtige Wahl.

Welche alternative Möglichkeit gibt es, ein Via nur auf einer Seite

darzustellen?

Was anscheinend gewuenscht ist, ist ein (nicht-durchkontaktiertes) LOCH,

das auf EINER Seite von Kupfer umgeben ist. Dafuer gibt es erstmal den

Befehl HOLE, mit dem man Loecher setzen kann. Fuer das Kupfer drumherum

gibt es mindestens zwei Moeglichkeiten:

  1. Soll die Kupferflaeche NICHT an irgendein Signal angeschlossen

     werden, kann mit ARC ein Kupferring um das Loch gezeichnet werden.

     Das funktioniert sowohl in Bibliotheken als auch in Boards

     (wird es im Board gemacht, kann man den Ring sogar nachtraeglich

     elektrisch anschliessen).

  2. Muss die Kupferflaeche elektrisch angeschlossen werden, kann man

     ein SMD (mit Roundness=100%) auf das Loch setzen. Das funktioniert

     praktisch recht gut, geht aber nur in Bibliotheken und erzeugt

     im DRC einen Fehler, den man dann billigen muss.

Andreas Weidner

Am 15.01.2011 23:47, schrieb Achim Hingst:

Das ist aber blöd.

Auf Top möchte ich kein Via haben, nur auf dem Bottom-Layer.

Ein 'Via' ist per DEFINITION eine Durchkontaktierung und MUSS daher auf

Bottom UND Top vorhanden sein (zumindest bei doppelseitigen Platinen).

Wenn keine Durchkontaktierung gewuenscht ist, ist ein Via nicht die

richtige Wahl.

Welche alternative Möglichkeit gibt es, ein Via nur auf einer Seite

darzustellen?

Was anscheinend gewuenscht ist, ist ein (nicht-durchkontaktiertes) LOCH,

das auf EINER Seite von Kupfer umgeben ist. Dafuer gibt es erstmal den

Befehl HOLE, mit dem man Loecher setzen kann. Fuer das Kupfer drumherum

gibt es mindestens zwei Moeglichkeiten:

  1. Soll die Kupferflaeche NICHT an irgendein Signal angeschlossen

     werden, kann mit ARC ein Kupferring um das Loch gezeichnet werden.

     Das funktioniert sowohl in Bibliotheken als auch in Boards

     (wird es im Board gemacht, kann man den Ring sogar nachtraeglich

     elektrisch anschliessen).

  2. Muss die Kupferflaeche elektrisch angeschlossen werden, kann man

     ein SMD (mit Roundness=100%) auf das Loch setzen. Das funktioniert

     praktisch recht gut, geht aber nur in Bibliotheken und erzeugt

     im DRC einen Fehler, den man dann billigen muss.

Andreas Weidner