genaue Bedeutung Isolate

Um das Kernproblem nochmal und hoffentlich korrekt zusammenzufassen:

Wenn man auf einer Leiterplatte SEHR schmale Isolationsstege

zeichnet, dann können die sich in manchen Fertigungsprozessen

"verirren",  also von ihrem Platz lösen und dafür nebenan

Leiterbahnen unterbrechen -- besonders unangenehm,  wenn sie

sie nur beinahe trennen,  so dass die LP den E-Test besteht

und später ausfällt.

Das kann leider entstehen,  wenn ISOLATE ein wenig größer ist

als der Abstand plus Breite einer zum Polygon gehörenden

Leiterbahn neben einer fremden Leiterbahn.  Siehe dazu das Bild

in Herrn Zaffrans Beitrag vom 31.03.2010 in "Re: 5.8 Polygon Befehl".

Ein solches Problem kann man sich auch manuell erzeugen,  wenn man

mehrere signalgleiche Leiterbahnen z.B. dicht parallel zu einem

Sternpunkt zeichnet und fälschlich meint,  man brauche hier die

Minimaldistanz nicht einzuhalten,  weil es eh gleiche Signale sind.

Sowas wird vom DRC nicht erkannt -- da fehlt quasi ein DRC-

Parameter 'Minimum Clearance Same Signals Wire-Wire'.  Nur wäre das

schwierig zu prüfen,  weil ja jeder solche Abstand in jeder

Leiterbahn-Innenecke zwangsläufig auf Null ausläuft...  aber erst

in sehr spitzen Winkeln oder engen Parallelen wirds kritisch.

Auch ich setze gern Isolate auf z.B. die 1,5-fache Minimum Clearance,

einfach um das Risiko von Feinschlüssen in dem sehr langen insgesamt

entstehenden Polygonrand zu verringern.  Andererseits erscheint

es mir unlogisch,  erst ein extra großes Isolate vorzugeben und

dann durch parallele Leiterbahnen mit Minimalabstand selber wieder

zu unterlaufen.

Umgekehrt können in anderen Fertigungsprozessen sehr schmale

Kupferstege (feine Schrift!) verloren gehen und nebenan Kurzschlüsse

erzeugen.

Wenn man sein fertiges Layout nochmal sorgfältig am Bildschirm

durchsieht,  jeden Layer einzeln,  dann könnte man solche Probleme

durchaus sehen und noch beheben.  Wenn man sich die Zeit nicht nimmt

oder hierauf nicht achtet...  dann kanns schief gehen.

Grüße,  Hans Lederer

Um das Kernproblem nochmal und hoffentlich korrekt zusammenzufassen:

Wenn man auf einer Leiterplatte SEHR schmale Isolationsstege

zeichnet, dann können die sich in manchen Fertigungsprozessen

"verirren",  also von ihrem Platz lösen und dafür nebenan

Leiterbahnen unterbrechen -- besonders unangenehm,  wenn sie

sie nur beinahe trennen,  so dass die LP den E-Test besteht

und später ausfällt.

Das kann leider entstehen,  wenn ISOLATE ein wenig größer ist

als der Abstand plus Breite einer zum Polygon gehörenden

Leiterbahn neben einer fremden Leiterbahn.  Siehe dazu das Bild

in Herrn Zaffrans Beitrag vom 31.03.2010 in "Re: 5.8 Polygon Befehl".

Ein solches Problem kann man sich auch manuell erzeugen,  wenn man

mehrere signalgleiche Leiterbahnen z.B. dicht parallel zu einem

Sternpunkt zeichnet und fälschlich meint,  man brauche hier die

Minimaldistanz nicht einzuhalten,  weil es eh gleiche Signale sind.

Sowas wird vom DRC nicht erkannt -- da fehlt quasi ein DRC-

Parameter 'Minimum Clearance Same Signals Wire-Wire'.  Nur wäre das

schwierig zu prüfen,  weil ja jeder solche Abstand in jeder

Leiterbahn-Innenecke zwangsläufig auf Null ausläuft...  aber erst

in sehr spitzen Winkeln oder engen Parallelen wirds kritisch.

Auch ich setze gern Isolate auf z.B. die 1,5-fache Minimum Clearance,

einfach um das Risiko von Feinschlüssen in dem sehr langen insgesamt

entstehenden Polygonrand zu verringern.  Andererseits erscheint

es mir unlogisch,  erst ein extra großes Isolate vorzugeben und

dann durch parallele Leiterbahnen mit Minimalabstand selber wieder

zu unterlaufen.

Umgekehrt können in anderen Fertigungsprozessen sehr schmale

Kupferstege (feine Schrift!) verloren gehen und nebenan Kurzschlüsse

erzeugen.

Wenn man sein fertiges Layout nochmal sorgfältig am Bildschirm

durchsieht,  jeden Layer einzeln,  dann könnte man solche Probleme

durchaus sehen und noch beheben.  Wenn man sich die Zeit nicht nimmt

oder hierauf nicht achtet...  dann kanns schief gehen.

Grüße,  Hans Lederer