DRC Fehler bei Bestueckungsdruck ueber Kupfer ohne Stopmaske (z.b. Vias)

Nabil Sayegh schrieb:

Hallo,

 

Ich bekomme DRC Fehler, wenn ich ein Via unter einem Bestueckungsdruck

(z.B. IC Umrisse) platziere, da man scheinbar auf blankem Kupfer nicht

drucken kann.

 

Kann man tPlace so konfigurieren, dass an solchen Stellen die

Beschriftung nicht ausgegeben werden soll?

 

Gruss

Nein, Texte so zu platzieren, das sie nach dem bedrucken und bestücken

noch lesbar sind, ist Sache des Layouter.

Beispiel:

R2, R3, R6, R8, R9, werden so platziert daß eine VIA oder PAD den

unteren Teil (3/4) der Ziffer ausstanzt.

Als Bild im Anhang, links als Proportional-Font, rechts als

Vector-Font.

Alle hier benutzen Ziffern haben im oberen Viertel einen Kreisbogen,

wird jetzt der untere Teil weg maskiert, kann man nur mehr Vermutungen

anstellen, um welche Zahlen es sich handeln könnte.

Deshalb ist ausmaskieren hier extrem ungünstig.

--

MfG / Best regards

  Alfred Zaffran

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Am 18.01.10 09:55, schrieb A. Zaffran:

Nein, Texte so zu platzieren, das sie nach dem bedrucken und bestücken

noch lesbar sind, ist Sache des Layouter.

Beispiel:

R2, R3, R6, R8, R9, werden so platziert daß eine VIA oder PAD den

unteren Teil (3/4) der Ziffer ausstanzt.

Als Bild im Anhang, links als Proportional-Font, rechts als

Vector-Font.

Alle hier benutzen Ziffern haben im oberen Viertel einen Kreisbogen,

wird jetzt der untere Teil weg maskiert, kann man nur mehr Vermutungen

anstellen, um welche Zahlen es sich handeln könnte.

Deshalb ist ausmaskieren hier extrem ungünstig.

Ja, fuer Names und Values leuchtet das ein, aber in meinem Fall kann ich

als Layouter das Problem nicht wirklich loesen:

Ich habe einen IC (XC3S1600E) im Fine-BGA Package. Das Package hat

Umrisse in tPlace und die optimale Stelle fuer ein Via ist laut

Hersteller leider genau dort, wo das Package seine Umrisse hat.

Muss ich jetzt wirklich das Package an allen Stellen bearbeiten, an

denen ich eine Via machen muss oder gibt es eine Moeglichkeit im brd

view tPlace an diesen Stellen zu maskieren?

Am 18.01.10 09:55, schrieb A. Zaffran:

Nein, Texte so zu platzieren, das sie nach dem bedrucken und bestücken

noch lesbar sind, ist Sache des Layouter.

Beispiel:

R2, R3, R6, R8, R9, werden so platziert daß eine VIA oder PAD den

unteren Teil (3/4) der Ziffer ausstanzt.

Als Bild im Anhang, links als Proportional-Font, rechts als

Vector-Font.

Alle hier benutzen Ziffern haben im oberen Viertel einen Kreisbogen,

wird jetzt der untere Teil weg maskiert, kann man nur mehr Vermutungen

anstellen, um welche Zahlen es sich handeln könnte.

Deshalb ist ausmaskieren hier extrem ungünstig.

Ja, fuer Names und Values leuchtet das ein, aber in meinem Fall kann ich

als Layouter das Problem nicht wirklich loesen:

Ich habe einen IC (XC3S1600E) im Fine-BGA Package. Das Package hat

Umrisse in tPlace und die optimale Stelle fuer ein Via ist laut

Hersteller leider genau dort, wo das Package seine Umrisse hat.

Muss ich jetzt wirklich das Package an allen Stellen bearbeiten, an

denen ich eine Via machen muss oder gibt es eine Moeglichkeit im brd

view tPlace an diesen Stellen zu maskieren?

Nabil Sayegh schrieb:

Ich habe einen IC (XC3S1600E) im Fine-BGA Package. Das Package hat

Umrisse in tPlace und die optimale Stelle fuer ein Via ist laut

Hersteller leider genau dort, wo das Package seine Umrisse hat.

 

Muss ich jetzt wirklich das Package an allen Stellen bearbeiten, an

denen ich eine Via machen muss oder gibt es eine Moeglichkeit im brd

view tPlace an diesen Stellen zu maskieren?

Das macht der Leiterplatten-Hersteller automatisch - und falls nicht,

sollte man ihn dringend wechseln.

Tilmann

Am 18.01.10 12:29, schrieb Tilmann Reh:

Nabil Sayegh schrieb:

 

Ich habe einen IC (XC3S1600E) im Fine-BGA Package. Das Package hat

Umrisse in tPlace und die optimale Stelle fuer ein Via ist laut

Hersteller leider genau dort, wo das Package seine Umrisse hat.

 

Muss ich jetzt wirklich das Package an allen Stellen bearbeiten, an

denen ich eine Via machen muss oder gibt es eine Moeglichkeit im brd

view tPlace an diesen Stellen zu maskieren?

 

Das macht der Leiterplatten-Hersteller automatisch - und falls nicht,

sollte man ihn dringend wechseln.

Verstehe. Also einfach im DRC diese Fehler billigen?

Gruss

Nabil Sayegh schrieb:

Also einfach im DRC diese Fehler billigen?

Wenn während des DRC die Stopmasken-Layer nicht sichtbar sind, werden

diese "Fehler" gar nicht erst angemeckert.

Tilmann