| 英文篇名】 | Design and implementation of add-compare-select unit in high speed Viterbi decoder |
| 【作者中文名】 | 张昌芳; 雷菁; |
| 【作者英文名】 | ZHANG Chang-fang; LEI Jing （College of Electronic Science and Engineering; National Univ. of Defense Technology; Changsha 410073; China）; |
| 【作者单位】 | 国防科技大学电子科学与工程学院; 国防科技大学电子科学与工程学院 长沙410073; |
| 【文献出处】 | 信息技术, Information Technology, 编辑部邮箱 2004年 12期 期刊荣誉：ASPT来源刊 CJFD收录刊 |
| 【关键词】 | Viterbi译码; 一步加-比-选; M步加-比-选; 流水线; FPGA; |
| 【英文关键词】 | Viterbi decoding; 1-step add-compare-select; M-step add-compare-select; pipeline; FPGA; |
| 【摘要】 | 限制高速Viterbi译码实现的"瓶颈"为具有非线性反馈特征的"加-比-选"单元。文献[3]在分析"加-比-选"运算代数结构的基础上提出了M步"加-比-选"算法。本文进一步发掘了该算法的并行性,并利用FPGA内寄存器资源丰富的特点,在Xilink的FPGA上采用流水线结构实现了基于M步"加-比-选"算法的"加-比-选"单元。仿真结果表明,该方案有效地克服了传统"加-比-选"单元的"瓶颈"效应,极大地提高了Viterbi译码器的译码速率。 |